`timescale 1ms/1ms 
module t_qd;
  reg  [7:0] I;
  wire [6:0] oSEG;
  reg  CLK,CLK_n;

initial
  begin
    CLK=1'b0;
    CLK_n=1'b1;
    I[7:0]= 8'b0000_0001;
  end
 
  always #5 CLK = ~CLK; 
  always #100 I=I<< 1;
  always @(I)
  begin
  if (I==8'b0000_0000) 
    begin
       I=8'b0000_0001;
    end
  end
  
  qd m1(
  .I(I),
  .CLK(CLK),
  .CLK_n(CLK_n),
  .oSEG(oSEG));
endmodule

